Verilog例化时的参数传递

类似VHDL的Generic语句，Verilog也可以在例化时传递参数

例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html#8.0%20Module%20Instances
传递的参数是子模块中定义的parameter。

传递的方法：
1、module_name #( parameter1, parameter2) inst_name( port_map);

2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map);

用#方法和port map的写法差不多

3、defparam
defparam heirarchy_path.parameter_name = value;
这种方法与例化分开，参数需要写绝对路径来指定