【接口协议】FPGA 驱动 VGA 显示实验（二）实验设计部分
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目录
实验任务
利用FPGA驱动VGA实现彩条显示分辨率为800 × 600@60Hz分别显示三种颜色。
实验环境
开发环境vivado 2021.2
FPGA 器件ZedBoard
实验设计
本次实验VGA显示为800 × 600@60Hz根据下图的参数可以对相应的参数进行设定。
以 800*600/60Hz 为例 这一指标代表刷新频率为 60Hz 分辨率为 800X600。 标准 VGA 显示驱动中刷新频率 60 Hz 即为 1 秒显示 60 幅图像。此外 从上表中可以看出 在该分辨率下行同步信号的同步脉冲是 128 个基准时钟 显示后沿是 88 个基准时钟 显示区域是 800 个基准时钟 显示前沿是 40 个基准时钟 通过相加可以得出一行一共有 1056 个基准时钟。 该分辨率下的场同步信号的同步脉冲是 4 行4*1056 个基准时钟 显示后沿是 23 行23*1056 个基准时钟 显示区域为 600 行600*1056 个基准时钟 显示前沿为 1 行1*1056 个基准时钟 共计 623 行623*1056 个基准时钟 。那么基准时钟又是多少呢 由于 1 秒显示 60 幅图像 所以一幅图像显示的时间是 1/60 秒。 由于一幅图像占用了 623*1056 个基准时钟 则基准时钟周期 =1/60 /623*1056 秒 约为 25.3336ns。 因此 基准时钟频率约为 39.476 MHz 在本设计中取 40 M。
在这里将两个信号融合在一起解释一下。 每一行的扫描需要行同步信号 且每一行中都具有同步脉冲 a 显示后沿 b 显示时序 c 和显示前沿 d 四个阶段 完成一行扫描后再进入到下一行再次重复同样的四个阶段 这一过程为行同步。 将范围扩大 点动成线即为行 线动成面即为场。 场同步中和行同步一样依旧分为四个阶段 同步脉冲a 显示后沿 b 显示时序 c 和显示前沿 d。 因此就有了上面所示的时序图场同步的单位就为行同步。
这也是最终选取的显示区域需要行同步和场同步都处于显示时序 c 中的原因。 试想一下 如果行同步处于显示脉冲 c 的位置 但是场同步还处于同步脉冲 a 的位置 在这一状态下无法完成图像的显示。 同理 如果场同步处于显示脉冲 c 的位置 但是行同步处于同步脉冲 a 的位置 也同样无法显示图像。 这是一个包含与被包含的关系 在场同步脉冲 c 位置的时候 包含了很多个时序四个脉冲的行同步 而只有在行同步中也处于同步脉冲 c 的位置时才可以真正显示图像。
将参行时序和列时序的参数进行申明
并定义两个计数器分别计数行和列。并在正确的计数值显示图像信息根据时序要求必须在行和列都处于显示区域才可以输出图像显示也就是出去了同步脉冲部分这个部分是在扫描一行后切换到下一行的时间因此这段时间是不输出图像的。
程序设计
VGA 时序模块
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/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
// Author : Linest-5
// File : vga_800_600.v
// Create : 2022-10-04 10:08:05
// Revise : 2022-10-04 11:10:17
// Module Name : vga_800_600
// Description : vga输出分辨率为800*600@60HZ俄罗斯国旗
// Editor : sublime text3, tab size (4)
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
module vga_800_600(
input clk, //40MHz
input rst, //复位信号高有效
output reg hsync, //行同步信号
output reg vsync, //场同步信号
output reg [23:0] vga_data //VGA输出
);
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
/* Parameters & Signals */
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
parameter H_SYNC_PULSE = 'd128; //行同步脉冲
parameter H_BACK_PORCH = 'd88; //行显示后沿
parameter H_DISPLAY = 'd800; //行显示区域
parameter H_FRONT_PORCH = 'd40; //行显示前沿
parameter H_FRAME_LEN = 'd1056; //行帧长
parameter V_SYNC_PULSE = 'd4; //场同步脉冲
parameter V_BACK_PORCH = 'd23; //场显示后沿
parameter V_DISPLAY = 'd600; //场显示区域
parameter V_FRONT_PORCH = 'd1; //场显示前沿
parameter V_FRAME_LEN = 'd628; //场帧长
reg [11:0] hsync_cnt;
wire add_hsync_cnt;
wire end_hsync_cnt;
reg [11:0] vsync_cnt;
wire add_vsync_cnt;
wire end_vsync_cnt;
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
/* Main Code */
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
//行帧长计数
always @(posedge clk or posedge rst) begin
if (rst) begin
hsync_cnt <= 'd0;
end
else if (add_hsync_cnt && end_hsync_cnt) begin
hsync_cnt <= 'd0;
end
else if (add_hsync_cnt) begin
hsync_cnt <= hsync_cnt + 'd1;
end
else begin
hsync_cnt <= hsync_cnt;
end
end
assign add_hsync_cnt = 'd1;
assign end_hsync_cnt = add_hsync_cnt && (hsync_cnt == (H_FRAME_LEN - 1));
//场帧长计数
always @(posedge clk or posedge rst) begin
if (rst) begin
vsync_cnt <= 'd0;
end
else if (add_vsync_cnt && end_vsync_cnt) begin
vsync_cnt <= 'd0;
end
else if (add_vsync_cnt) begin
vsync_cnt <= vsync_cnt + 'd1;
end
else begin
vsync_cnt <= vsync_cnt;
end
end
assign add_vsync_cnt = end_hsync_cnt;
assign end_vsync_cnt = add_vsync_cnt && (vsync_cnt == (V_FRAME_LEN - 1));
//行同步信号
always @(posedge clk or posedge rst) begin
if (rst) begin
hsync <= 'd0;
end
else if (hsync_cnt >= 'd0 && (hsync_cnt <= (H_SYNC_PULSE - 2))) begin
hsync <= 'd0;
end
else begin
hsync <= 'd1;
end
end
//场同步信号
always @(posedge clk or posedge rst) begin
if (rst) begin
vsync <= 'd0;
end
else if (vsync_cnt >= 'd0 && (vsync_cnt <= (V_SYNC_PULSE - 2))) begin
vsync <= 'd0;
end
else begin
vsync <= 'd1;
end
end
//VGA输出信号
always @(posedge clk or posedge rst) begin
if (rst) begin
vga_data <= 'd0; //BLACK
end
else if ((hsync_cnt >= 'd215) && (hsync_cnt <= 'd1014) && (vsync_cnt >= 'd26) && (vsync_cnt <= 'd225)) begin
vga_data <= 24'hffffff; //white
end
else if ((hsync_cnt >= 'd215) && (hsync_cnt <= 'd1014) && (vsync_cnt >= 'd226) && (vsync_cnt <= 'd425)) begin
vga_data <= 24'h0000ff; //BLUE
end
else if ((hsync_cnt >= 'd215) && (hsync_cnt <= 'd1014) && (vsync_cnt >= 'd426) && (vsync_cnt <= 'd625)) begin
vga_data <= 24'hff0000; //RED
end
else begin
vga_data <= 'd0; //BLACK
end
end
endmodule模块框图
仿真波形
可以看到当行计数每完成依次行帧长计数场计数加1由于计数值过大无法展开细看。
顶层模块
顶层模块的作用是例化VGA时序模块以及PLL时钟模块因为这里VGA所需时钟为40MHz而板卡上的时钟为100MHz因此需要例化锁相环将时钟分频到40MHz。最后因为VGA输出引脚为RGB三种各4个因此需要将VGA时序模块输出的8位信号截取4位输出。
完整代码
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
// Author : Linest-5
// File : vga_top.v
// Create : 2022-10-05 19:01:03
// Revise : 2022-10-05 20:32:00
// Module Name :
// Description :
// Editor : sublime text3, tab size (4)
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
/*~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~*/
module vga_top(
input clk_in,
input rst,
output hsync,
output vsync,
output [3:0] rgb_red,
output [3:0] rgb_green,
output [3:0] rgb_blue
);
wire clk;
wire [23:0] vga_data;
assign rgb_red = vga_data[23:20];
assign rgb_green = vga_data[15:12];
assign rgb_blue = vga_data[7:4];
vga_800_600 inst_vga_800_600 (
.clk (clk),
.rst (rst),
.hsync (hsync),
.vsync (vsync),
.vga_data (vga_data)
);
vga_clk_40m vga_clk_inst (
// Clock out ports
.clk_out1(clk), // output clk_out1
// Clock in ports
.clk_in1(clk_in) // input clk_in1
);
endmodule
约束文件
对着原理图进行绑定即可可以手动约束也可以自己写约束文件。
set_property PACKAGE_PIN V18 [get_ports {rgb_red[3]}]
set_property PACKAGE_PIN V19 [get_ports {rgb_red[2]}]
set_property PACKAGE_PIN V20 [get_ports {rgb_red[0]}]
set_property PACKAGE_PIN U20 [get_ports {rgb_red[1]}]
set_property PACKAGE_PIN AB22 [get_ports {rgb_green[0]}]
set_property PACKAGE_PIN AA22 [get_ports {rgb_green[1]}]
set_property PACKAGE_PIN AB21 [get_ports {rgb_green[2]}]
set_property PACKAGE_PIN AA21 [get_ports {rgb_green[3]}]
set_property PACKAGE_PIN Y21 [get_ports {rgb_blue[0]}]
set_property PACKAGE_PIN Y20 [get_ports {rgb_blue[1]}]
set_property PACKAGE_PIN AB20 [get_ports {rgb_blue[2]}]
set_property PACKAGE_PIN AB19 [get_ports {rgb_blue[3]}]
set_property PACKAGE_PIN AA19 [get_ports hsync]
set_property PACKAGE_PIN Y19 [get_ports vsync]
set_property PACKAGE_PIN Y9 [get_ports clk_in]
set_property PACKAGE_PIN T18 [get_ports rst]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_blue[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_blue[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_blue[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_blue[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_green[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_green[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_green[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_green[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_red[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_red[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_red[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {rgb_red[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports clk_in]
set_property IOSTANDARD LVCMOS33 [get_ports hsync]
set_property IOSTANDARD LVCMOS33 [get_ports rst]
set_property IOSTANDARD LVCMOS33 [get_ports vsync]
最后生成比特流文件下载至板卡用VGA线将FPGA和显示屏相连接即可看到以下效果俄罗斯国旗~。
