ethercat 主站 FPGA verilog 代码

一、测试架构介绍

 总线部分包括 EtherCAT 协议、Canopen 协议、1588 同步协议，全部在 FPGA

上实现，纯 Verilog 实现，无软核，时间精准。

 FPGA 挂百兆网口串接伺服，布线简单。

 支持驱动 1-32 轴，自动侦测。

 CPU 和 FPGA 的接口，根据 CPU 的不同而不同，常用的如 FSMC 接口、GPMC

接口、PCI/PCIE 接口等等。

 运动控制部分用户可以选择在 STM32、ARM、X86 等 CPU 上实现 （此部

分代码 demo 板不包含）

 DEMO 板具备参数固定自动运行模式，可测试总线的通讯和驱动器侦测运行

正常。

 图中 User design 部分为用户自行设计。

 图中 IP include 部分为 demo 或 IP 提供的。二、具体性能参数

1、循环周期和抖动

 循环周期支持 31.25us、62.5us、125us、250us、500us、1ms、2ms 等。

 主站在循环周期 2ms 时抖动为 50us，循环周期越短，抖动越小，从站抖动

10ns。

2、支持轴数与 FPGA 资源消耗量

 支持 1-32 轴，消耗资源 12K 逻辑 Slice 左右，如用户有自己的 IP 或功能模

块需要集成，则建议采用 30K 资源的 FPGA，这样才有足够冗余以备所需。

某些运动控制器需要添加手轮，IO 开关量，其他用户自定义功能。

三、用户接口

该 DEMO 中接口分为 4 个部分：系统部分，过程数据部分，伺服参数配置

部分，回零部分，具备与外部处理器交互的接口为过程数据部分，伺服参数配置

部分，具体信号如下图所示。

标号

信号部分

功能

1 系统部分

时钟域复位信号，用于复位 Ethercat master 主

站

2 过程数据部分

用于处理器与驱动器之间的指令和状态交互，包

括位置，状态及其对应的有效信号

3 伺服参数配置部分

用于处理器配置主站参数，包括数据的地

址，数据的长度，数据以及设置启动和复位信号4 测试接口

测试接口包括回零的启动和复位等信号，用户无

需使用

注：自测试模式为以上端口固定数字量自运行模式，驱动器将持续运转。

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